2.5D和3D封装技能还没打完架，最近半导体职业又“冒出”了3.5D封装技能。

　　就在昨日，博通宣告推出职业首个 3.5D F2F 封装技能——3.5D XDSiP 渠道，该渠道将为用于富士通自研的2nm MONAKA 处理器。

　　富士通是日本老牌的科技IT公司，半导体也是集团事务的其间一项。尽管日本芯片这些年基本上远离了干流商场，但在超级计算机这一种专业范畴，富士通一向在发力。

　　旗下A64FX处理器曾助力日本超级计算机富岳（Fugaku）登上全球超算榜首的宝座。而跟着英伟达和AMD的处理器纷繁到位，富士通也需要用一款新芯片代替A64FX。

　　依照计划，MONAKA 将选用3D Chiplet的规划的详细计划，其间处理器中心die根据2nm工艺打造，据富士通泄漏，2nm的中心die区域只是占了整个芯片面积的不到30%，然后带来极高的能效体现，只需用到风冷。一起3D众核架构使其可以塞入双插槽144个中心，完成极低的推迟和更高的带宽。

　　不过咱们都知道，2nm工艺的制程难度远超以往，从EUV光刻到资料挑选，都面临着巨大的应战。

　　传统的微缩办法已不再满意支撑2nm，即便强如台积电也挑选放缓2nm量产的时刻点。这时候，2nm与先进封装双线并进就成了推进芯片功能的“折中计划”。

　　先来说说博通推出的3.5D封装，据《IT之家》报导，3.5D XDSiP 渠道可在单一封装中集成超越 6000mm2的硅芯片和多达12个 HBM 内存仓库，可满意大型 AI 芯片对高功能低功耗的需求。

　　详细来看，博通的 3.5D XDSiP 在 2.5D 封装之外还完成了上下两层芯片顶部金属层的直接衔接，一起具有最小的电气搅扰和杰出的机械强度。

　　而这一“面临面”的衔接方法比较传统“面临背”式芯片笔直堆叠具有 7 倍的信号密度，最大极限减少了 3D 芯片仓库中各组件间的推迟，相较平面芯片间 PHY 接口功耗大幅度下降九成，完成了更小的中介层和封装尺度，然后在节约本钱的一起还改进了大面积封装的翘曲问题。

　　其实简略点来说，3.5D封装技能便是将3D与2.5D两种封装技能再次结合起来，经过将逻辑芯片堆叠，并将它们别离粘合到其他组件同享的基板上，发明了一种新的架构，可以缩短信号传输的间隔，大幅度的进步处理速度。

　　当然，挑选3.5D封装技能的意图仍是经过笔直堆叠芯片元件使每个元件调配适宜的制作工艺，一起缩小中介层和封装尺度，然后明显进步功能、功率和本钱。这十分契合MONAKA处理器中心die区域小的特色。

　　值得一提的是，博通一向都是台积电的长时刻客户，基本上由博通规划的芯片终究都会送去台积电流片。这几年台积电与博通的严密协作，也招引了许多AI 客户，在博通与台积电这层协作伙伴关系下，拿到芯片的本钱和时刻都会更小，这也让博通的 3.5D XDSiP 渠道打一波广告。

　　据博通介绍，其大多数“消费级 AI 客户”已选用3.5D XDSiP 渠道技能，正在开发的 3.5D 产品已达 6 款，将于 2026 年 2 月开端出产出货。

　　而从官网展现的六个 3.5D XDSiP 事例来看，现在现已有四款产品基本上现已承认问世，其间就包含MONAKA 处理器，这也十分契合台积电2nm工艺量产的时刻节点。